本發(fā)明實施例涉及用于集成封裝件的半導體晶圓。

背景技術：

由于各種電子部件(例如，晶體管、二極管、電阻器、電容器等)的集成密度的持續(xù)改進，半導體工業(yè)已經(jīng)經(jīng)歷了指數(shù)式增長。很大程度上，集成密度的這種改進源于最小部件尺寸的重復減小(例如，朝向亞20nm節(jié)點縮小半導體工藝節(jié)點)，這允許更多的部件集成到給定面積中。隨著近來對小型化、更高速度和更大帶寬以及更低功耗和等待時間的的需求的增長，對于半導體管芯的更小且更具創(chuàng)造性的封裝技術的需求也已增長。

隨著半導體技術的進一步進步，堆疊半導體器件(例如，3D集成電路(3DIC))成為進一步減小半導體器件的物理尺寸的有效替代。在堆疊半導體器件中，在不同的半導體晶圓上制造諸如邏輯器、存儲器、處理電路等的有源電路。兩個或多個半導體晶圓可以安裝在另一個晶圓的頂部上以進一步減小半導體器件的形成因子。

可以通過適當?shù)慕雍霞夹g將兩個半導體晶圓接合到一起。通常使用的接合技術包括直接接合、化學激活接合、等離子體激活接合、陽極接合、共熔接合、玻璃漿料接合、粘合接合、熱壓接合、反應接合等。可以在堆疊半導體晶圓之間設置電連接。堆疊半導體器件可以提供具有更小的形成因子更高的密度并且允許增加的性能和降低功耗。

技術實現(xiàn)要素：

根據(jù)本發(fā)明的一個實施例，提供了一種半導體晶圓，包括：底部半導體層，具有第一摻雜濃度，其中，所述底部半導體層的第一橫向表面是所述半導體晶圓的外表面；中間半導體層，位于所述底部半導體層上方，其中，所述中間半導體層包括大于所述第一摻雜濃度的第二摻雜濃度；以及頂部半導體層，位于所述中間半導體層上方，其中，所述頂部半導體層包括小于所述第二摻雜濃度的第三摻雜濃度，并且其中，所述底部半導體層、所述中間半導體層和所述頂部半導體層的側(cè)壁對齊。

根據(jù)本發(fā)明的另一實施例，還提供了一種用于形成半導體晶圓的方法，包括：提供設置在第二半導體層上方的第一半導體層，其中，所述第一半導體層包括比所述第二半導體層的摻雜濃度更高的摻雜濃度；以及在所述第一半導體層上方外延生長第三半導體層；其中，所述第三半導體層和所述第一半導體層覆蓋所述第二半導體層的整個頂面；以及與所述第一半導體層相比，以更低的摻雜濃度來摻雜所述第三半導體層。

根據(jù)本發(fā)明的又另一實施例，還提供了一種方法，包括：提供第一半導體晶圓，所述第一半導體晶圓包括：底部半導體層，包括第一摻雜濃度，其中，所述底部半導體層的橫向表面是所述第一半導體晶圓的外表面；中間半導體層，包括大于所述第一摻雜濃度的第二摻雜濃度；和頂部半導體層，包括小于所述第二摻雜濃度的第三摻雜濃度；在所述頂部半導體層上方形成電路；在所述電路上方將第二半導體晶圓接合至所述第一半導體晶圓；以及減薄所述第一半導體晶圓，其中，減薄所述第一半導體晶圓包括：去除所述底部半導體層以暴露所述中間半導體層；和使用化學蝕刻劑來蝕刻所述中間半導體層，所述化學蝕刻劑以比蝕刻所述頂部半導體層更快的速率蝕刻所述中間半導體層。

附圖說明

當閱讀附圖時，根據(jù)以下詳細的描述來最佳地理解本發(fā)明的各個方面。注意，根據(jù)工業(yè)的標準實踐，各個部件沒有按比例繪制。實際上，為了討論的清楚，可以任意地增加或減小各個部件的尺寸。

圖1、圖2、圖3、圖4A和圖4B示出了根據(jù)一些實施例的制造半導體晶圓的中間階段的各個示圖。

圖5示出了根據(jù)另一實施例的半導體晶圓的截面圖。

圖6、圖7、圖8、圖9A和圖9B示出了根據(jù)一些實施例的晶圓接合和減薄的截面圖。

圖10示出了根據(jù)一些實施例的用于形成半導體晶圓的工藝流程。

圖11示出了根據(jù)一些實施例的晶圓接合和減薄的工藝流程。

具體實施方式

以下公開提供了許多不同的用于實施本發(fā)明主題的不同特征的實施例或?qū)嵗?。以下描述部件或配置的具體實例以簡化本發(fā)明。當然，這些僅僅是實例而不用于限制。例如，在以下的描述中，在第二部件上方或之上形成第一部件可以包括第一部件和第二部件被形成為直接接觸的實施例，并且也可以包括可以在第一部件和第二部件之間形成附件部件使得第一部件和第二部分不直接接觸的實施例。此外，本發(fā)明可以在各個實例中重復參考標號和/或字母。這些重復是為了簡化和清楚，其本身并不表示所討論的各個實施例和/或結(jié)構(gòu)之間的關系。

此外，為了易于描述，可以使用空間相對術語(諸如“在…下方”、“之下”、“下部”、“上方”、“上部”等)以描述圖中所示一個元件或部件與另一個元件或部件的關系。除圖中所示的定向之外，空間相對術語還包括使用或操作中設備的不同定向。裝置可以以其他方式定向(旋轉(zhuǎn)90度或處于其他定向)，本文所使用的空間相對描述可因此進行類似的解釋。

在具體上下文(即在晶圓與晶圓接合應用中接合兩個晶圓)中描述各個實施例。其他實施例可涉及其他應用，諸如多晶圓接合(例如，在器件封裝件中兩個以上的晶圓被接合到一起)。

各個實施例包括半導體晶圓、用于形成半導體晶圓的方法以及用于在晶圓接合應用中包括半導體晶圓的方法。半導體晶圓包括設置在頂部和底部半導體層之間的具有相對較高摻雜濃度的中間半導體層，其中頂部半導體層和底部半導體層的摻雜濃度低于中間半導體層的摻雜濃度。由于中間半導體層的相對較高的摻雜濃度，因此中間半導體層會尤其容易在用于形成集成電路封裝件的各個溫度工藝(例如，高溫工藝)期間受到不期望的摻雜劑擴散(有時稱為自動摻雜)。例如，這些工藝可以包括在頂部半導體層上方形成電路(具有電部件和/或互連層)以及將另一封裝部件(例如，另一晶圓)接合至半導體晶圓。在各個實施例中，包括底部半導體層以在這些工藝期間減小這種自動摻雜效應。此外，底部半導體層可以包括可以類似于或相同與頂部半導體層和中間半導體層的材料(例如，硅)的半導體材料(例如，硅)。因此，底部半導體層的熱特性(例如，發(fā)射率)類似于頂部半導體層和中部半導體層，并且底部半導體層可以減小擴散而不顯著改變晶圓的其他特性(例如，熱影響特性)，諸如翹曲、光疊加對齊、膜沉積速率、膜蝕刻速率等。

在對晶圓執(zhí)行各個工藝之后(例如，在接合其他封裝部件之后)，可以應用減薄工藝以減小所得到的器件封裝件的總體厚度。減薄工藝可以包括蝕刻工藝來去除中間半導體層的至少一部分。蝕刻工藝可以包括化學蝕刻劑，與頂部半導體層相比該間蝕刻劑對中間半導體層的蝕刻速率更快。例如，可以選擇化學蝕刻劑，以與較低摻雜濃度的材料(例如，頂部半導體層)相比蝕刻更高摻雜濃度的材料(例如，中間半導體層)。因此，頂部半導體層可用作蝕刻停止層，并且可以去除底部半導體層和中間半導體層以提供低輪廓(low-profile)器件封裝件。因此，示例性半導體晶圓中的各個層在形成器件封裝件的中間工藝步驟期間被用作蝕刻目標層(例如，減薄工藝期間)和保護層(例如，以減少摻雜劑擴散)。

圖1A至圖4B示出了根據(jù)實施例的形成半導體晶圓100的各個示圖。首先參照圖1，提供半導體層102。半導體層102例如可以為塊狀硅襯底。還可以使用諸如多層或梯度襯底的其他襯底。此外，除硅之外或代替硅，其他半導體材料可用于半導體層102，諸如鍺(Ge)、化合物半導體(包括碳化硅、砷化鎵、磷化鎵、磷化銦、砷化銦和/或銻化銦)、合金半導體(包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP)或它們的組合。在一個實施例中，半導體層102例如具有大約700μm至大約800μm之間的厚度T1，盡管半導體層102在另一實施例中可具有不同的厚度。半導體層102可以使用任何適當?shù)墓に噥硇纬?，諸如通過Czochralski(CZ)拉具。在圖1所示DE晶圓100的定向中，半導體層102包括頂面102A和底面102B。

可以使用注入、擴散等的任何適當?shù)墓に噥韺诫s劑摻雜到半導體層102內(nèi)。在一個實施例中，諸如硼、銦等的p型摻雜劑可以被摻雜到半導體層102內(nèi)。在另一實施例中，諸如砷、磷等的n型摻雜劑可以被摻雜到半導體層102內(nèi)。在一個實施例中，選擇半導體層102中的摻雜劑的濃度至適當高的濃度，使得可以使用適當?shù)奈g刻化學物來選擇性地蝕刻半導體層102，其中該蝕刻化學物以比蝕刻低摻雜材料的速率更高的速率蝕刻高摻雜材料。例如，注入到半導體層102內(nèi)的摻雜劑的濃度可以為大約1×10¹⁸/cm³至大約1×10²⁰/cm³。通過在該范圍內(nèi)配置半導體層102的摻雜濃度可以觀察到，可以從晶圓100的其他(隨后形成的)半導體層(諸如層104和104(參見圖4A))選擇性地蝕刻半導體層102。由于半導體層102的相對較高的摻雜濃度，所以半導體層102還可以根據(jù)所注入雜質(zhì)的類型稱為N+或P+襯底。在完成的晶圓中，半導體層102可以是在晶圓減薄工藝中被用作蝕刻層的中間半導體層。

在圖2中，半導體層104形成在半導體層102的表面102A上方。在一個實施例中，使用適當?shù)墓に囃庋由L半導體層104，諸如外延化學汽相沉積(EPI CVD)、分子束外延(MBE)、液相外延(LPE)、氣相外延(VPE)、選擇外延生長(SEG)、它們的組合等。半導體層104可以包括與半導體層102類似的材料。例如，在一個實施例中，半導體層104包括硅。因此，半導體層104可以具有與半導體層102類似的熱特性(例如，發(fā)射率)。例如，在示例性晶圓經(jīng)受快速熱退火的晶圓測試中，示例性晶圓的發(fā)射率大約為0.67，該發(fā)射率類似于不具有底部保護層(例如，半導體層104)的晶圓的發(fā)射率。因此，包括半導體層104不會顯著影響晶圓100的各種工藝特性(例如，翹曲、光疊加對齊、膜沉積速率、膜蝕刻速率等)。

半導體層104可以形成為覆蓋半導體層102的整個橫向表面，并且半導體層102和104的側(cè)壁可以基本對齊。在一個實施例中，半導體層104例如具有大約1μm至大約10μm的厚度T2，盡管可以在其他實施例中使用其他厚度。在外延期間，可以在生長進行的同時摻雜期望的p型或n型雜質(zhì)。例如，可以在工藝氣體中包括包含摻雜劑的前體。在一些實施例中，半導體層104的摻雜濃度低于半導體層102的摻雜濃度。例如，半導體層104可包括大約1×10¹⁵cm^-3至大約1×10¹⁶cm^-3的摻雜濃度。在一些實施例中，半導體層102的摻雜濃度可以大約比半導體層104的摻雜濃度高3至5個指數(shù)級。例如，半導體層102的摻雜濃度與半導體層104的摻雜濃度的比率可以為大約10³至大約10⁵。

在完成的晶圓100中，半導體層104是底部半導體層并且用于在各種器件封裝處理步驟(例如，高溫工藝)期間減少半導體層102中的摻雜劑的不期望擴散。例如，半導體層104的橫向表面可以是晶圓100的外表面。因此，可選擇半導體層104的厚度以為半導體層102提供充分的保護來減少這種自動摻雜效應。例如，半導體層102的各個厚度可以形成在測試晶圓上，并且測試晶圓隨后經(jīng)受各種高溫條件。測量每個測試晶圓內(nèi)的擴散，并且可以基于測試晶圓內(nèi)的測量擴散來選擇半導體層102的厚度。

在一個實施例中，半導體層104包括整體上基本恒定的摻雜濃度。在另一實施例中，半導體層104包括多個半導體層層，每個都包括不同的摻雜濃度。在又一實施例中，半導體層104可以是具有連續(xù)變化的摻雜濃度的梯度層。例如，半導體層104的摻雜濃度可以在與半導體層102的界面處較大，且摻雜濃度朝向晶圓100的外表面(例如，圖2中半導體層104的頂面)減小。在這種實施例中，可以在外延期間逐漸(連續(xù)或突然)減小含摻雜劑的前體的流速。

在形成半導體層104之后，可以如圖3所示翻轉(zhuǎn)晶圓100的定向。例如，在所示實施例中，半導體層104被設置在半導體層102下方。在新定向中，表面102B現(xiàn)在為半導體層102的頂面，并且表面102A現(xiàn)在為半導體層102的底面。

在圖4A中，半導體層106形成在半導體層102的表面102B上方。在一個實施例中，使用適當?shù)墓に囃庋由L半導體層106，諸如金屬有機(MO)化學汽相沉積(CVD)、分子束外延(MBE)、液相外延(LPE)、氣相外延(VPE)、選擇外延生長(SEG)、它們的組合等。半導體層106可以包括類似于半導體層102和104的材料。例如，在一個實施例中，半導體層106包括硅。

可以形成半導體層106以覆蓋半導體層102的整個橫向表面，并且半導體層102、104和106的側(cè)壁可以基本對齊。在一個實施例中，半導體層104例如可具有大約1μm至大約10μm的厚度，盡管可以在其他實施例中使用其他厚度。在外延期間，可以在生長進行的同時摻雜期望的p型或n型雜質(zhì)。在一些實施例中，半導體層102、104和106的摻雜類型(例如，n型或p型)可以相同。例如，可以在工藝氣體中包括含摻雜劑的前體。在一些實施例中，半導體層106的摻雜濃度低于半導體層102的摻雜濃度。例如，半導體層106可以具有大約1×10¹⁵cm^-3至大約1×10¹⁶cm^-3的摻雜濃度。半導體層106的摻雜濃度可以與半導體層104的摻雜濃度相同或不同。

在所完成的晶圓100中，半導體層106是器件襯底，并且電部件(例如，晶體管、電容器、電阻器、二極管、光電二極管、熔絲等)可形成在半導體層106的頂面106A處。因此，可以基于隨后形成的期望電部件來選擇半導體層106的摻雜類型和濃度。在這種電部件的形成期間，半導體層104減少摻雜劑從半導體層102到半導體層106內(nèi)的不期望擴散。

在一個實施例中，半導體層106包括整體上基本恒定的摻雜濃度。在另一實施例中，半導體層106包括多個半導體層，每個半導體層都包括不同的摻雜濃度。在又一實施例中，半導體層106可以為具有連續(xù)改變的摻雜濃度的梯度層。例如，半導體層106的摻雜濃度可以在與半導體層102的界面(例如，表面102B)處較大，摻雜濃度朝向晶圓100的外表面(例如，表面106A)減小。在這種實施例中，可以在外延期間逐漸減小含摻雜劑前體的流速。

因此，根據(jù)一些實施例形成示例性半導體晶圓100。半導體晶圓100包括至少三層：頂部半導體層106(例如，器件襯底)、中間半導體層102(例如，蝕刻層)和底部半導體層104(例如，保護層)。半導體層102、104和106的側(cè)壁基本對齊，每個上部半導體層被形成為完全覆蓋下部半導體層的橫向表面。圖4B示出了晶圓100的頂視圖。如圖所示，晶圓100可以基本為圓形，其中頂部半導體層106覆蓋下面的半導體層102和104(它們可以具有與半導體層106相同的頂視圖形狀和頂視圖尺寸)的整個表面。在一個實施例中，晶圓100具有例如大約為300nm的直徑D。在其他實施例中，晶圓100可以包括不同的形狀和/或尺寸。

如以下更詳細描述的，電路可隨后形成在半導體層106的頂面上。另一封裝部件(例如，另一晶圓)也可以在半導體層106上方接合至晶圓100。在形成這樣的部件并接合其他封裝部件期間，底部半導體層104減少半導體層102內(nèi)的摻雜劑的擴散。在形成這樣的部件之后，半導體層102和104可以使用機械研磨和選擇性回蝕工藝來去除，這將在以下進行更詳細的解釋。

盡管上述實施例描述了半導體層104(例如，保護層)形成在半導體層106(例如，器件襯底)之前，但工藝也可以反轉(zhuǎn)。例如，可以在形成半導體層104之前，首先在半導體層102上方外延生長半導體層106。隨后，翻轉(zhuǎn)晶圓的定向，并且半導體層104外延生長在半導體層102的與半導體層106相對的表面上方?？梢愿鶕?jù)半導體層102內(nèi)的摻雜劑的擴散特性來選擇半導體層104的厚度。

圖5示出了根據(jù)另一實施例的晶圓200的截面圖。晶圓200可以基本類似于晶圓100，除了在底部半導體層202上方外延生長兩個半導體層204和206。半導體層204可以具有比半導體層202和206更高的摻雜濃度(例如類似于半導體層102)。在一個實施例中，半導體層204具有大約1×10¹⁸cm^-3至大約1×10²⁰cm^-3的摻雜濃度，而半導體層202和206均具有大約1×10¹⁵cm^-3至大約1×10¹⁶cm^-3的摻雜濃度。每一層中的摻雜濃度可以是恒定的、隨離散間隔改變的或梯度的。每個半導體層202、204或206都可以是單層或包括多層。

此外，底部半導體層202可以厚于半導體層204和206。例如，底部半導體層202可以具有大約700μm大約800μm的厚度T4，而半導體層204和206均分別具有大約1μm至大約10μm的厚度T5和T6。每個半導體層202、204和206的預期功能分別類似于半導體層104、102和106。例如，半導體層202可以是保護層以減少在半導體層204中的摻雜劑的擴散。半導體層204可以是晶圓減薄工藝期間的蝕刻層，以及半導體層206可以是用于形成電部件的器件襯底。

圖6至圖9示出了使用示例性晶圓(諸如晶圓100)制造器件封裝件的各個中間階段的截面圖。首先參照圖6，電路300形成在晶圓100的半導體層106的頂面上方。形成在半導體層106上的電路300可以是適合于特定應用的任何類型的電路。在一個實施例中，電路包括形成在襯底上的電部件302，其中一個或多個介電層覆蓋電部件302。金屬層可以形成在介電層之間以在電部件302之間路由電信號。電部件302還可形成在一個或多個介電層中。在一個實施例中，半導體層106被用于形成電部件的各個有源區(qū)域(例如，源極/漏極區(qū)域、阱區(qū)域、光電二極管等)，而半導體層102和104可基本不具有這些有源區(qū)域或部件。

例如，電部件302可以包括互連以執(zhí)行一種或多種功能的各種N型金屬氧化物半導體(NMOS)器件和/或P型金屬氧化物半導體(PMOS)器件，諸如晶體管、電容器、電阻器、二極管、光電二極管、熔絲等。功能可以包括存儲器結(jié)構(gòu)、處理結(jié)構(gòu)、傳感器、放大器、功率分配、輸入/輸出電路等。本領域技術人員應該理解，僅為了說明的目的提供上述實例以進一步解釋本發(fā)明的應用而不用于以任何方式限制本發(fā)明?？梢葬槍o定應用適當?shù)厥褂闷渌娐贰?/p>

此外，在圖1中還示出了層間介電層(ILD)304和/或金屬間介電層(IMD)306?？梢酝ㄟ^本領域已知的任何適當方法(諸如旋涂、化學汽相沉積(CVD)和等離子體增強CVD(PECVD))例如由低K介電材料形成來形成ILD 304，低K介電材料諸如磷硅酸鹽玻璃(PSG)、硼磷硅酸鹽玻璃(BOSG)、FSG、SiOxCy、旋涂玻璃、旋涂聚合物、碳化硅材料、它們的化合物、它們的組合物、它們的組合等。還應該注意，ILD 304可以包括多個介電層。

接觸件308形成為穿過ILD 304以提供至電部件302的電接觸件。例如，可以通過使用光刻技術以在ILD 304上方沉積和圖案化光刻膠材料來暴露ILD 304將成為接觸件308的部分來形成接觸件308。諸如各向異性干蝕刻工藝的蝕刻工藝可用于在ILD 304中創(chuàng)建開口。開口可以加襯有擴散阻擋層和/或粘合層(未示出)，并填充有導電材料。擴散阻擋層包括TaN、Ta、TiN、Ti、CoW等的一層或多層，并且導電材料包括銅、鎢、鋁、銀、它們的組合等，從而形成圖6所示的接觸件306。

一個或多個附加IMD 310和互連線312在ILD 304上方形成金屬層。通常，一個或多個IMD 310和相關聯(lián)的金屬層用于將電路彼此互連并提供外部電連接。IMD 310可以通過PECVD技術或高密度等離子體化學汽相沉積(HDPCVD)等，由諸如氟硅酸鹽玻璃(FSG)的低K介電材料形成，并且IMD 310可以包括中間蝕刻停止層。外部接觸件(未示出)可以形成在最上面的層中。

還應該注意，一個或多個蝕刻停止層(未示出)可位于相鄰的ILD層(例如，ILD 304和附加IMD層110)之間。通常，蝕刻停止層提供當形成通孔和/或接觸件時停止蝕刻的機制。蝕刻停止層由與相鄰層(例如，下面的晶圓100和上覆的ILD層304/310)具有不同的蝕刻選擇性的介電材料形成。在一個實施例中，蝕刻停止層可以由SiN、SiCN、SiCO、CN、它們的組合等形成，其通過CVD或PECVD技術來沉積。

接下來參照圖7，其上形成有電路500的第二半導體晶圓400被接合至晶圓100。在一個實施例中，晶圓400可以類似于晶圓100，晶圓400具有半導體層406(例如，器件層)、半導體層402(例如，蝕刻層)和半導體層404(例如，保護層)。半導體層402的摻雜濃度可以高于半導體層404和406的對應摻雜濃度。在一個實施例中，使用直接接合工藝(諸如金屬-金屬接合(例如，銅與銅接合)、介電質(zhì)與介電質(zhì)接合(例如，氧化物與氧化物接合)、金屬與介電質(zhì)接合(例如，氧化物與銅接合)、混合接合、它們的任何組合等)將電路500接合至電路300。在圖7中示出了所得到的器件封裝件600。

在一個實施例中，晶圓100和電路300形成背側(cè)傳感器照明(BSI)或前側(cè)傳感器照明(FSI)CMOS圖像傳感器(CIS)，并且晶圓400和電路500形成邏輯電路，諸如專用集成電路(ASIC)器件。在該實施例中，電路300包括光有源區(qū)域，諸如通過將雜質(zhì)離子注入到半導體層106內(nèi)而形成的光電二極管。此外，光有源區(qū)域可以是PN結(jié)光電二極管、PNP光電晶體管、NPN光電晶體管等。晶圓400和電路500可以包括邏輯電路、模數(shù)轉(zhuǎn)換器、數(shù)據(jù)處理電路、存儲電路、偏置電路、參考電路等。在一個實施例中，器件封裝件600是堆疊CIS、堆疊邏輯產(chǎn)品等，包括FSI CIS、BSI CIS、邏輯電路、存儲電路、高壓(HV)電路、閃存電路、模擬電路、射頻(RF)電路、它們的組合等。

在接合晶圓100和晶圓400之后，如圖8和圖9所示，可以對晶圓100的背側(cè)施加減薄工藝。在半導體層106是BSI傳感器的實施例中，減薄工藝用于允許更多的光從第一襯底的背側(cè)穿過到達光有源區(qū)域而不被結(jié)構(gòu)吸收。減薄工藝可進一步用于實現(xiàn)器件封裝件600的更小的形成因子/輪廓。減薄工藝可以通過使用機械技術(例如，研磨、拋光、過程、過程等)和化學蝕刻的組合來實施。例如，參照圖8，施加初始機械減薄來去除晶圓100和400的一部分。機械減薄可以去除半導體層104和404(例如，保護層)并暴露半導體層102和402(例如，蝕刻層)。還可以去除半導體層102和402的一些部分，保留半導體層102和402的一些部分?？梢允┘訖C械減薄以將器件封裝件600的總厚度減小到期望一般范圍。例如，在機械減薄工藝之后，晶圓100或400的厚度T7例如可以為大約20μm至大約30μm。減薄之后的整個封裝件600的厚度可以為大約795μm至大約805μm。可以以任何順序向晶圓100和400同時或順序地施加機械減薄工藝。在其他實施例中，晶圓100或400中只有一個減薄，而另一個晶圓100或400被用作載體晶圓而不被減薄。在機械減薄工藝期間，半導體層102和402保護半導體層106和406。

接下來，在圖9A中，使用適當?shù)墓に?諸如化學蝕刻(去除半導體層102和402的剩余部分。機械蝕刻工藝可以涉及使用化學蝕刻劑，化學蝕刻劑可以以比蝕刻半導體層106和406更快的蝕刻率來選擇性地蝕刻半導體層102和402?？梢曰诎雽w層102和402的摻雜劑類型、濃度等來選擇化學蝕刻劑。例如，與較低摻雜濃度材料(例如，半導體層106和406)相比，化學蝕刻劑可以以更快的速率蝕刻高摻雜濃度材料(例如，半導體層102和402)。在一些實施例中，化學蝕刻劑可以包括氫氟酸(HF)、硝酸(HNO₃)、乙酸(CH₃COOH)、它們的組合(例如，氟化氫、含氮、乙酸(HNA)酸)等。可以在其他實施例中使用其他化學蝕刻劑。因此，半導體層106和406可在化學蝕刻期間用作蝕刻停止層。可以以任何順序同時或順序地執(zhí)行蝕刻半導體層102和402。在蝕刻之后，晶圓100或400的厚度T8例如可以為大約5μm至大約6μm。因此，如上所述，半導體層102和402可在晶圓減薄工藝期間用作蝕刻層。減薄之后的整個封裝件600的厚度例如可以為大約775μm至大約790μm。在晶圓減薄工藝之后，保留半導體層106和406的至少一部分(例如，在其中形成電部件的層)。此外，盡管在所示實施例中減薄晶圓100和400，但在另一實施例中，如圖9B所示，晶圓100或400中的僅一個被減薄，而另一個晶圓用作載體支持襯底。

圖10示出了根據(jù)一些實施例的用于形成半導體晶圓的工藝流程700。在步驟702中，提供了設置在第二半導體層上方的第一半導體層。第一半導體層具有比第二半導體層更高的摻雜濃度。在一個實施例中，在第二半導體層(例如，層202)上方外延生長第一半導體層(例如，層204)。在一個實施例中，在第一半導體層(例如，層102)上方外延生長第二半導體層(例如，層104)，然后翻轉(zhuǎn)第一半導體層和第二半導體層的定向。在步驟704中，在第一半導體層的表面上方外延生長第三半導體層(例如，層106或206)。在一個實施例中，在第一半導體層的整個表面上方生長第三半導體層。在步驟704中，第三半導體層摻雜有比第一半導體層更低的濃度的摻雜劑。

圖11示出了根據(jù)一些實施例的用于接合晶圓的工藝流程800。在步驟802中，提供第一半導體晶圓(例如，晶圓100)。第一半導體層包括設置在頂部半導體層(例如，106)和底部半導體層(例如，層104)之間并具有比頂部半導體層(例如，106)和底部半導體層(例如，層104)更高的摻雜濃度的中間半導體層(例如，層102)。在步驟804中，在頂部半導體層上方形成電路(例如，電路300)。在步驟806中，將第二半導體晶圓(例如，晶圓400)接合至電路上方的第一半導體晶圓。在步驟808中，減薄第一半導體晶圓。減薄可以包括與化學蝕刻組合地施加機械減薄工藝?；瘜W蝕刻使用化學蝕刻劑，化學蝕刻劑以比蝕刻頂部半導體層(可用作蝕刻停止層)更高的速率蝕刻中間半導體層。

上述各個實施例包括半導體晶圓、用于形成半導體晶圓的方法以及用于在晶圓接合應用中包括半導體晶圓的方法。半導體晶圓包括設置在頂部半導體層和底部半導體層之間并更具有相對較高摻雜濃度的中間半導體層，其中頂部半導體層和底部半導體層具有比中間半導體層更低的摻雜濃度。在各個實施例中，包括底部半導體層以減少中間半導體層中的摻雜劑擴散。此外，底部半導體層可以包括半導體材料(例如，硅)，該導體材料可以類似于或相同于頂部半導體層和中間半導體層的材料(例如，硅)。因此，底部半導體層的熱特性(例如，發(fā)射率)類似于頂部半導體層和中間半導體層，并且底部半導體層可以減少擴散而不顯著改變晶圓的其他特性(例如，熱影響特性)，諸如翹曲、光疊加對齊、膜沉積速率、膜蝕刻速率等。

減薄工藝可以包括初始機械工藝以去除底部半導體層并暴露中間半導體層。初始機械工藝可以進一步去除部分中間半導體層。然后，可以應用蝕刻工藝以去除中間半導體層的剩余部分。蝕刻工藝可以包括化學蝕刻劑，化學蝕刻劑以比蝕刻頂部半導體層更快的速度蝕刻中間半導體層。例如，可以選擇化學蝕刻劑來以相對于較低摻雜濃度的材料(例如，頂部半導體層)蝕刻更高摻雜濃度的材料(例如，中間半導體層)。因此，頂部半導體層可用作蝕刻停止層，并且底部半導體層和中間半導體層都可以被去除以提供低輪廓器件封裝件。因此，示例性半導體晶圓中的各個層在形成器件封裝件的中間工藝步驟期間被用作蝕刻目標層(例如，在減薄工藝期間)和保護層(例如，以減少摻雜劑擴散)。

根據(jù)一個實施例，一種半導體晶圓包括具有第一摻雜濃度的底部半導體層、位于底部半導體層上方的中間半導體層以及位于中間半導體層上方的頂部半導體層。中間半導體層具有大于第一摻雜濃度的第二摻雜濃度，并且頂部半導體層具有小于第二摻雜濃度的第三摻雜濃度。底部半導體層的橫向表面是半導體晶圓的外表面，并且底部半導體層、中間半導體層和頂部半導體層的側(cè)壁基本對齊。

根據(jù)另一實施例，一種用于形成半導體晶圓的方法包括提供設置在第二半導體層上方的第一半導體層。第一半導體層具有比第二半導體層更高的摻雜濃度。該方法進一步包括：在第一半導體層上方外延生長第三半導體層以及利用比第一半導體層更低濃度的摻雜劑來摻雜第三半導體層。第三半導體層和第一半導體層覆蓋第二半導體層的整個頂面。

根據(jù)又一實施例，一種方法包括提供第一半導體晶圓，第一半導體晶圓包括：包括第一摻雜濃度的底部半導體層，其中，底部半導體層的橫向表面是第一半導體晶圓的外表面；中間半導體層，包括大于第一摻雜濃度的第二摻雜濃度；以及頂部半導體層，包括小于第二摻雜濃度的第三摻雜濃度。該方法還包括：在頂部半導體層上方形成電路，在電路上方將第二半導體晶圓接合至第一半導體晶圓；以及減薄第一半導體晶圓。減薄第一半導體晶圓包括：去除底部半導體層以暴露中間半導體層以及使用化學蝕刻劑蝕刻中間半導體層，其中化學蝕刻劑以比蝕刻頂部半導體層更快的速率蝕刻中間半導體層。

根據(jù)本發(fā)明的一個實施例，提供了一種半導體晶圓，包括：底部半導體層，具有第一摻雜濃度，其中，所述底部半導體層的第一橫向表面是所述半導體晶圓的外表面；中間半導體層，位于所述底部半導體層上方，其中，所述中間半導體層包括大于所述第一摻雜濃度的第二摻雜濃度；以及頂部半導體層，位于所述中間半導體層上方，其中，所述頂部半導體層包括小于所述第二摻雜濃度的第三摻雜濃度，并且其中，所述底部半導體層、所述中間半導體層和所述頂部半導體層的側(cè)壁對齊。

在上述半導體晶圓中，根據(jù)所述中間半導體層中的摻雜劑的擴散特性選擇所述底部半導體層的厚度。

在上述半導體晶圓中，所述底部半導體層包括梯度的摻雜濃度。

在上述半導體晶圓中，所述底部半導體層的所述第一橫向表面處的摻雜濃度小于所述底部半導體層的與所述底部半導體層的所述第一橫向表面相對的第二橫向表面處的摻雜濃度。

在上述半導體晶圓中，所述第二摻雜濃度為1×10¹⁸cm^-3至1×10²⁰cm^-3。

在上述半導體晶圓中，所述底部半導體層薄于所述中間半導體層。

在上述半導體晶圓中，所述底部半導體層厚于所述中間半導體層。

根據(jù)本發(fā)明的另一實施例，還提供了一種用于形成半導體晶圓的方法，包括：提供設置在第二半導體層上方的第一半導體層，其中，所述第一半導體層包括比所述第二半導體層的摻雜濃度更高的摻雜濃度；以及在所述第一半導體層上方外延生長第三半導體層；其中，所述第三半導體層和所述第一半導體層覆蓋所述第二半導體層的整個頂面；以及與所述第一半導體層相比，以更低的摻雜濃度來摻雜所述第三半導體層。

在上述方法中，提供設置在所述第二半導體層上方的所述第一半導體層包括在所述第二半導體層上方外延生長所述第一半導體層。

在上述方法中，提供設置在所述第二半導體層上方的所述第一半導體層包括：在所述第一半導體層上方外延生長所述第二半導體層；以及翻轉(zhuǎn)所述第一半導體層和所述第二半導體層的定向，使得所述第一半導體層設置在所述第二半導體層上方，其中，外延生長所述第三半導體層包括在所述第一半導體層的與所述第二半導體層相對的表面上方外延生長所述第三半導體層。

在上述方法中，還包括：在外延生長所述第二半導體層的同時，通過使含摻雜劑的前體流動來摻雜所述第二半導體層。

在上述方法中，摻雜所述第二半導體層包括：在外延生長所述第二半導體層的同時，逐漸減小所述含摻雜劑的前體的流速。

在上述方法中，還包括以1×10¹⁸cm^-3至1×10²⁰cm^-3的摻雜濃度來摻雜所述第一半導體層。

在上述方法中，根據(jù)所述第一半導體層中的摻雜劑的擴散特性選擇所述第二半導體層的厚度。

根據(jù)本發(fā)明的又另一實施例，還提供了一種方法，包括：提供第一半導體晶圓，所述第一半導體晶圓包括：底部半導體層，包括第一摻雜濃度，其中，所述底部半導體層的橫向表面是所述第一半導體晶圓的外表面；中間半導體層，包括大于所述第一摻雜濃度的第二摻雜濃度；和頂部半導體層，包括小于所述第二摻雜濃度的第三摻雜濃度；在所述頂部半導體層上方形成電路；在所述電路上方將第二半導體晶圓接合至所述第一半導體晶圓；以及減薄所述第一半導體晶圓，其中，減薄所述第一半導體晶圓包括：去除所述底部半導體層以暴露所述中間半導體層；和使用化學蝕刻劑來蝕刻所述中間半導體層，所述化學蝕刻劑以比蝕刻所述頂部半導體層更快的速率蝕刻所述中間半導體層。

在上述方法中，在形成所述電路和接合所述第二半導體晶圓期間，所述底部半導體層減少所述中間半導體層中的摻雜劑的擴散。

在上述方法中，去除所述底部半導體層包括機械減薄工藝。

在上述方法中，所述機械減薄工藝進一步去除所述中間半導體層的部分。

在上述方法中，在蝕刻所述中間半導體層期間，所述頂部半導體層是蝕刻停止層。

在上述方法中，根據(jù)所述中間半導體層的摻雜劑類型和摻雜濃度選擇所述化學蝕刻劑。

上面論述了多個實施例的特征使得本領域技術人員能夠更好地理解本發(fā)明的各個方面。本領域技術人員應該理解，他們可以容易地以本公開為基礎設計或修改用于執(zhí)行與本文所述實施例相同的目的和/或?qū)崿F(xiàn)相同優(yōu)點的其他工藝和結(jié)構(gòu)。本領域技術人員還應該意識到，這些等效結(jié)構(gòu)不背離本發(fā)明的精神和范圍，并且可以在不背離本發(fā)明的精神和范圍的情況下做出各種變化、替換和改變。